关于组合逻辑输出的约束问题
时间：10-02
整理：3721RD
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在做timing_constraints之后，我check_timing发现输出端口是未约束的，但是我确实是对其做的set_output_delay的设置
然后我检查代码，发现输出时在状态机的控制下通过组合逻辑输出的，代码如下：
always @ (posedge sysclk or negedge sysrst_b)
if (！sysrst_b)
state <= S_idle;
else
state <= next_state;
always @ (state)
case (state)
S_idle: data_out = 8'd0;
S_1:data_out = 8'd0;
S_2:data_out = {local_data[57:52], 1'b0, local_data[0]};
S_3:data_out = 8'd0;
S_4:data_out = {local_data[51:46], 1'b0, ~local_data[0]};
S_5:data_out = 8'd0;
S_6:data_out = {6'b000000, local_data[1], 1'b0};
endcase
这样的话我该如何做约束呢，求大神指导
然后我检查代码，发现输出时在状态机的控制下通过组合逻辑输出的，代码如下：
always @ (posedge sysclk or negedge sysrst_b)
if (！sysrst_b)
state <= S_idle;
else
state <= next_state;
always @ (state)
case (state)
S_idle: data_out = 8'd0;
S_1:data_out = 8'd0;
S_2:data_out = {local_data[57:52], 1'b0, local_data[0]};
S_3:data_out = 8'd0;
S_4:data_out = {local_data[51:46], 1'b0, ~local_data[0]};
S_5:data_out = 8'd0;
S_6:data_out = {6'b000000, local_data[1], 1'b0};
endcase
这样的话我该如何做约束呢，求大神指导
可以到gate level再更新sdc，
小编大大好。你的意思是DC综合时时先不管这个warning，然后对DC输出的sdc文件进行修改么?不太明白，为什么可以这么做?又是怎么修改呢?
对的，warning多呢， 你慢慢看吧
对的，warning多呢， 你慢慢看吧