纯组合逻辑path unconstrainted

我正在做一个纯组合逻辑的设计，前端综合时设计中path是约束好的但是在后端时，path的不再是组合路径，而是起于internal pin或者终于internal pin的path。这样path全是unconstrainted，且不在COMBO这个group中。

问前端要约束?

我在icc里面读入前端的sdc文件了，而且icc里面可以写出sdc文件，应该是有约束的啊。

你的SDC有问题，组合逻辑一般我们SDC中用set_max_delay 约束的，你看你图片中，貌似怎么定义了一个虚拟时钟，而它属于一个IO timing；
至于你说的group 问题，后端PR工具里面你需要自己创建组的，工具默认的是按照launch clock 分组的