IC后端设计交流
- · set_false_path问题12-31
- · 如何测试hold time 的余量?12-31
- · 请问应届生找数字后端的工作,一般会问哪些问题12-31
- · 请大家分析一条路径12-31
- · assura lvs 问题12-31
- · 求助,APR版图后的流程12-31
- · DC中还有什么办法可以用来优化时序12-31
- · 关于调用Artisan SRAM进行布局布线的问题12-31
- · 如何解决optDesign之后,commitCPF又新插了isolator?12-31
- · route是的时候,SRAM会自己在移动位置吗 ?12-31
- · 一个time skew的问题12-31
- · milkyway软件中 为什么得不到cell的port和pin呢12-31
- · Encounter中设置IO端口作为时钟输出12-31
- · 求P&R中多种算法混合布局方法12-31
- · 怎样设置在placement时buffer可以放进soft blockage里。12-31
- · 求教模块整体open的问题12-31
- · DC综合时很多cell没有clock gated12-31
- · 布线利用率12-31
- · 工艺库中的cdl缺少FILL的spice网表,怎么解决LVS问题呢?12-31
- · 哪位大神告诉我PBA 时序分析是什么啊?12-31
- · clkbuf和buffer的区别?clkinv和inv的区别?12-31
- · 运行lef_layer_tf_number_mapper.pl x.tf x.lef,命令找不到!12-31
- · DC综合后,constraint.rpt报transition time的违例,请问这个可以忽略吗?12-31
- · 利用率的问题12-31
- · 能不能不让设了leaf pin的CK pin exclude掉?12-31
栏目分类
最新文章