请大家分析一条路径

有条inputtoregester的路径，begin point是clka,然后end point是register的D端，check with clka. 在sdc中，没有对clka这个端口做相对于clka的set input delay的约束，然后报告，说begin point clka是clka下降沿触发的，于是有半个clka的周期的input delay,请问这是为什么

我觉得这个半个周期不是input delay里的，inputdelay再sdc里看，因为半周期采样是不是所以提前半个周期，所以你datapath上从10开始一直往上加了。

没太明白，这个端口，sdc中没有写 set input delayXXX ---clkaget portclka, 没有这样的约束，报告为啥说它是自己下降沿触发的，然后一种input delay 来算arrive timing

工具会根据Register类型判断，你可以看一下那个Register是不是下降沿触发类型的Register

恩恩，好的，回去看看

报告上有说endregester是的 lead edge 触发的，这个port是从analog 部分接近来的