IC后端设计交流
- · ICC对于输出引脚的驱动能力有办法约束吗?12-31
- · 谁知道calibre怎么用来查询label的坐标?12-31
- · icc导出网表在virtuoso中lvs问题12-31
- · 对于芯片中的reset信号,在编写rtl时,需要考虑哪些因素呢12-31
- · chip level design在综合时需要对pad单独设置operating conditions么12-31
- · Encounter输出的netlist里一些output端口通过assgin连在一起12-31
- · 工具为什么会自动更改了模块power pin 的连接?12-31
- · voltus生成power gating的stdcell PG库时老是报thunderPwrGateFile是空的12-31
- · create_floorplan的问题12-31
- · ICC floorplan调整core size大小不成功12-31
- · ICC综合时序逻辑电路12-31
- · lib文件中的output load和用WLM算出来的电容值是有效值?12-31
- · initialize_floorplan问题12-31
- · 驱动增大的原因12-31
- · cts时候 如何控制clock path上的级数12-31
- · FLOORPLAN时遇到的问题12-31
- · routing后导致net short violation,请求帮助12-31
- · 拜求 可在 Linux下執行的 Memory Compiler12-31
- · No Driving Cell Specified!12-31
- · 如何让电源pad的vdd引脚与定义的vdd网络连接?12-31
- · encounter怎么remove ideal network? 什么命令?12-31
- · 什么是High-Level Sythnesis Flow?12-31
- · look-up latch和普通的latch有什么区别吗12-31
- · 金属填充集中在一边12-31
- · Calibre LVS Hcell中的pcell not located or not allowed12-31
栏目分类
最新文章