FPGA,CPLD和ASIC
- · FPGA新手问题11-15
- · 求助SATA的IP核,最好是Synopsys SATA IP(愿付重金)11-15
- · 论坛组织FPGA讲座,看看你希望讲那些方面的内容11-15
- · setup slack 为负值咋办11-15
- · 关于VHDL和verilog的几点疑问11-15
- · Quartus II 代码综合后,为什么寄存器CLRN端的RTL和Technology Map...11-15
- · FPGA共享重要资料11-15
- · 一个FPGA高手的总结11-15
- · 有人在搞比特币矿机的FPGA吗?11-15
- · 强烈推荐CPLD新手入门要看的!11-15
- · 关于quartus里面的buffer问题11-15
- · modelsim运行慢11-15
- · 为什么AS下载能成功,用JTAG下载却失败11-15
- · Verilog中always @*是什么意思11-15
- · 刚上电时钟输入信号会有一段杂波,怎么避免,求大神指...11-15
- · 基于FPGA的数字钟设计11-15
- · 基于VHDL的<数字频率计>,求大神们指点一下思路!11-15
- · CPLD分频输出脉冲求指导11-15
- · 关于FPGA学习的求助11-15
- · 这种波形怎么把毛刺滤掉?11-15
- · verilog流水灯,错在哪里,求解、、、11-15
- · verilog 一个简单程序 报错,求解11-15
- · FPGA HDL语言设计入门实例11-15
- · de2-115以太网通信11-15
- · 各路大神,FPGA内部时钟能达到1.5625GHz吗?11-15
栏目分类
最新文章