Verilog中always @*是什么意思

@后加敏感信号列表，加*是省略吧

楼上正解。

是所有的敏感信号吗?

这是verilog-2001出现的新语法，其含义就是添加进入所有敏感变量。
always @(*)或者always @*都行
这样写的好处是如果敏感变量过多容易漏写出现仿真和综合的结果不一致，但如果这样写就不会漏写了
这样的语法是用来实现组合逻辑的，一般不能进行综合。

表示的是随时都在跑，综合出来的是组合逻辑