Quartus II 代码综合后，为什么寄存器CLRN端的RTL和Technology Map...

1. module test
   
2. (
   
3.         input CLK,RSTn,
   
4.         input a,
   
5.         output b
   
6. );
   
7.        
   
8.         reg rb;
   
9.         always@(posedge CLK or negedge RSTn)
   
10.                 if(！RSTn)
    
11.                         rb<=0;
    
12.                 else
    
13.                         rb<=a;
    
14.        
    
15.         assign b=rb;
    
16.                        
    
17. endmodule

复制代码

[size=13.63636302947998px]RTL Viewer：
[size=13.63636302947998px]

[size=13.63636302947998px]Technology Map ：
[size=13.63636302947998px]

[size=13.63636302947998px]
[size=13.63636302947998px]看寄存器的CLRN端，为什么RTL视图中的还多了个取反