关于VHDL和verilog的几点疑问

在贴吧逛了下，发现在FPGA模块上，大部分的编程语言都是verilog，用VHDL的很少，我之前学过的是VHDL，问下，这两种语言什么区别啊，还有必要学习下verilog吗?

verilog在公司用得多，VHDL更适应初学者。
但是两种语言各有特色。
比如VHDL的库，在verilog是没有的。
两种语言一种会了，另一种就自然也会了。

好的，谢谢啦，