CPLD分频输出脉冲求指导

用时序逻辑设计一个7分频计数器，clk为输入，rst为复位信号，out 为输出，一起哦求每计数7个时钟，输出一个脉冲。
这是看到的一个题目。以前写过分频电路，如下，但是输出脉冲不知道怎么写，高手指导一下！
module seven(clk,rst,out);
input clk,rst;
output out;
reg out;
reg[2:0] temp;
always@(posedge clk or negedge rst)
begin
if(！rst)
out<=0;
else
begin
  temp<=temp+1;
  if(temp==3)
   begin
    temp<=0;
    out<=~out;
   end
  else
   out<=out;
end
end
endmodule

用时序逻辑设计一个7分频计数器，clk为输入，rst为复位信号，out 为输出，每计数7个时钟，输出一个脉冲。

计数器，0~7，计数值为0~6时，输出0，计数值为6时，置1，计数值为7时，置零