• · SDRAM 的一些疑问12-25
• · 怎样计算综合后的门数呀？ (无内容)12-25
• · 我采用的是xilinx的cx95216，软件是foundation，如何将程序写入？12-25
• · 怎样合成这样一个信号！12-25
• · 请教高手:设计验证？12-25
• · 求助 有关电子琴的问题！ 等！12-25
• · FPGA实现双向管脚？12-25
• · SDRAM CLK问题12-25
• · 求助-配置芯片12-25
• · xilinx 95216中不使用的引脚如何处理？ (无内容)12-25
• · 综合blackbox问题12-25
• · 机器上要装多少软件？12-25
• · 有什么工具可以看verilog设计的状态机的图形结构？ (无内容)12-25
• · 我也请教一个问题12-25
• · 综合ip core时遇到如下警告，请问应如何解决？12-25
• · 在FPGA设计中如何解决常数问题？12-25
• · Modelsim的signals窗只显视端口信号,不显内部wire行吗？12-25
• · XC2S15配置失败？JTAG12-25
• · 反馈电路的综合12-25
• · verilog的语义问题？12-25
• · 紧急求助！急啊！帮忙看以下程序啊12-25
• · 请教：如何使用fpga提取e1的时钟12-25
• · XC18V01的保密性怎么样？12-25
• · 关于分频的问题！12-25
• · 在线请教SDRAM控制问题。12-25