FPGA,CPLD和ASIC
- · Verilog中任务的调用12-25
- · 这个循环语句错在什么地方?12-25
- · 怎样把dc综合出来的错误信息导入一个文件呢?12-25
- · 如何在FPGA中嵌入可以跑linux的CPU核12-25
- · 为什么ALTERA EPM7064S的输出高电平才3.5V 左右? (无内容)12-25
- · 关于CPLD/FPGA的入门12-25
- · 我有些EDA的软件,与大家交流12-25
- · 如何将一个信号延时10us后原样输出啊?(VHDL)12-25
- · 请大虾们帮个小忙,这们MAX的编译错误怎么解决啊?12-25
- · 在vhdl 语言中,如何将一个信号与芯片的实际引脚相关联?12-25
- · 找QUARTUS12-25
- · 请问我怎么增加威望12-25
- · 求教:CORE GEN生成的FIFO进行行为级仿真的问题。12-25
- · 如何进行网表转换啊12-25
- · 买什么样的比较合适?12-25
- · maxplus编译错误?12-25
- · 征求已经在FPGA上验证过的8位单片机的核12-25
- · 如何将CPLD(XILINX XC952156)的一个引脚与地相连?12-25
- · 求助代码问题12-25
- · 莱鸟问题~~12-25
- · ISE6。1(FPGA)综合时出现。这三个WARNING是什么意思?会不会影响稳定性?12-25
- · 模拟固定分区存储管理的分配与回收12-25
- · 各位大侠帮我解释这个问题,谢谢12-25
- · 请大侠们帮看此程序,小妹实在看不懂了12-25
- · 有關if的編碼風格........看不懂ㄟ@@12-25
栏目分类
最新文章