FPGA,CPLD和ASIC
- · USB 设计中的疑问?12-25
- · 为什么功能仿真能实现的到了时序仿真波形就出错了呢?12-25
- · 请问:如何在综合时使用第三方的库,如library xilinxcorelib12-25
- · HELP 我想知道verilog中读内存文件的格式12-25
- · 请问一个IO口定义为 inout时,信号冲突的问题12-25
- · 求助:LABs是什么意思12-25
- · 要找工作了,大家给介绍介绍12-25
- · 请教:一块板子上四个FPGA xc2s50的供电问题~12-25
- · 怎么把一段调试号的程序封装成一起器件呢?(vhdl)12-25
- · 国内最大最专业的IP库12-25
- · 请教一个很急很急的问题12-25
- · 两个always快中对同一个寄存器赋值12-25
- · 菜鸟级问题12-25
- · 推荐一好的电子网论坛12-25
- · 对cpld的全局复位引脚有疑问!12-25
- · 哪位高手用xc2s100做过板子?12-25
- · 请教CPLD布线问题12-25
- · 请教:the idcode read from the device does not match the idcode in the bsdl file12-25
- · 关于双向口12-25
- · 请教怎样使Synplify优化时禁止对IP核的优化?12-25
- · 怎么2.5分频呢12-25
- · 配置芯片XC18V00系列?12-25
- · 除法的实现12-25
- · ,用20MHz工作钟,输出16.384MHz的同步时钟的方法12-25
- · 继续请教:verilog里如何调用LPM宏单元库12-25
栏目分类
最新文章