微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 请教CPLD布线问题

请教CPLD布线问题

时间:10-02 整理:3721RD 点击:
最近正做一CPLD开发9572系列
但是设计已经进入尾声时候,适配的时候,各种资源显示足够,但是ISE4.2总是说设计中的
一条线无法布进去,不知道是什么原因,希望能得到各位大虾的帮助
调整collapas input limit和product term limit的办法没有什么效果,各种资源分配有变化,并且显示各项资源足够,但是总是一条线布不下去。
急!

请教CPLD布线问题
The report I get from the failed 9572 fit is:
"Mapping a total of 36 equations into 2 function blocks......
ERROR:Cpld:935 - Cannot place signal P<3>.Consider reducing
the collapsing input limit or the product term limit to prevent
the fitter from creating high input and/or high product term
functions".

请教CPLD布线问题
还是从代码找原因,把code拿出来看看?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top