微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 在vhdl 语言中,如何将一个信号与芯片的实际引脚相关联?

在vhdl 语言中,如何将一个信号与芯片的实际引脚相关联?

时间:10-02 整理:3721RD 点击:
我现在需要将程序中的信号与芯片实际引脚相关联,该如何写程序?
如何让在程序中将一个引脚置为电源电压(高电平)如何置位低电平(接地)?
多谢!

在vhdl 语言中,如何将一个信号与芯片的实际引脚相关联?
将信号与管脚相连方法很多,可以在综合器或布线器里加约束,也可以用当synthesis directive 或 attributes 写到代码里,具体做法要根据你的综合器和所用语言。
如果要把一个管脚接地直接赋值‘0’;

在vhdl 语言中,如何将一个信号与芯片的实际引脚相关联?
我用的是Foundation,VHDL文件写好以后,可以综合、编译,但不知道在什么将信号与芯片的实际引脚相关联?!?

在vhdl 语言中,如何将一个信号与芯片的实际引脚相关联?
一直用ise,对foundation不熟。看下软件的联机帮助。

在vhdl 语言中,如何将一个信号与芯片的实际引脚相关联?
其实跟foundation一样 也可以建立管脚约束嘛!
先建立一个implementation constraint file,然后在这个file的操作选项中assign pins...

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top