如何将一个信号延时10us后原样输出啊？（VHDL）

我现在想把一个信号延时10us后原样输出，但是用VHDL编写的程序老师不对：
entity delay_10 is
port(x : in std_logic; y ut std_logic);
end delay_10
architecture delay of delay_10 is
begin
wait for 10 us;
y <=x;
end delay
请大家指教啊！

如何将一个信号延时10us后原样输出啊?（VHDL）
你需要一个100K的时钟信号，信号通过一级触发器，就延时10us了。

如何将一个信号延时10us后原样输出啊?（VHDL）
请具体点，我是新手
为什么直接延时不行呢?
多谢！

如何将一个信号延时10us后原样输出啊?（VHDL）
这个语句是仿真用的，本身就不能硬件实现，最好引入一个时钟，然后计数延时。

如何将一个信号延时10us后原样输出啊?（VHDL）
VHDL不会，verilog倒是知道的
假设timescale是1ns
always@* begin
a_dly <= #10000 a;
end
小编的意思应该本来就是用于仿真的吧，不要求可综合。

如何将一个信号延时10us后原样输出啊?（VHDL）
To: 风云起
如果要求可综合该怎样实现呢
比如使用D触发器

如何将一个信号延时10us后原样输出啊?（VHDL）
那就要用移位寄存器了，如果时钟频率是100MHz，那就要用1000个寄存器，应该考虑使用RAM，可以自己写控制逻辑，不过Altera FPGA中的M512和M4k、Xilinx FPGA中的LUT都可以配置成移位寄存器。
当然前提是待延时信号的翻转时间（上升沿和下降沿间的最小时间间隔）必须大于时钟周期，否则用时钟上升沿采不到。