CPLD中的延时电路？

我用一个计时器和比较器构建了一个200us的延时电路，但是当输入信号时间小于200us时，总是没有输出信号，而当输入信号大于200us时，则输出波形就是输入信号的正确延时波形
另外，我的程序（sc文件）太大了以至于不能放到CPLD里面，请问有什么办法能够对程序进行压缩?
多谢！

CPLD中的延时电路?
仿真一下看看什么地方和你设想的不同。

CPLD中的延时电路?
我觉得不管fpga还是cpld，最好采用verilog或vhdl，这样用不了多少行就可以完成你的要求。最好不要采用电路图

CPLD中的延时电路?
其实你用电路图还是语言都可以延时，如果你用若干的一对对非门串一起就可以延时纳秒级，当然最好的延时方式是串若干寄存器，这样延时是时钟周期的若干倍

CPLD中的延时电路?
你是不是哪没弄对,因为不管你是用硬件描述语言还是电路图map到具体的器件上都是一样的,就你设计的这个电路规模也不大,不至于放不下.如果真的放不下也并不能通过压缩来解决问题.