FPGA,CPLD和ASIC
- · DDR电路问题11-27
- · quartus 中 project navigator 中的资源占用情况?11-27
- · FPGA 和CPU哪个更有前途呢?11-27
- · 同样的代码例化出不同的运行结果11-27
- · altera 与xilinx 并口下载线通用吗?11-27
- · DDR3 IP核例化问题11-27
- · 用DC读取ISCAS 89基准电路的问题11-27
- · 亚稳态消除疑问11-27
- · VHDL同一进程中对变量多次赋值,在Verilog中如何表述11-27
- · 求助关于XST中关于keep hierarchy的选项:yes、no和soft11-27
- · 串口打印信息11-27
- · 这是真的吗?11-27
- · 基础知识:UART及UART起始位检测11-27
- · Altera的DDR3 core为什么不工作11-27
- · Altera FPGA中DDR3 硬核指的是什么?MPFE的功能是?11-27
- · 并行转串行输出的问题11-27
- · ise MAP出错求解决11-27
- · 一块FPGA可以同时工作在几个时钟频率下?11-27
- · zynq7000 ddr controller 的控制信号问题11-27
- · 串口求助11-27
- · zynq系列如何在上电后自动加载逻辑?(还没用到arm核)11-27
- · ise13.1 license问题11-27
- · EPC1441PC8怎么用USB BLASTER烧写11-27
- · OFFSET OUT约束11-27
- · 基于FPGA的MMC,SD,或者USB控制器该怎么做?11-27
栏目分类
最新文章
