一块FPGA可以同时工作在几个时钟频率下？
时间：10-02
整理：3721RD
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我有一个本地晶振40M，一个板卡外部系统时钟50M，同时为了在设计中保证读数够快，我给到SDRAM的时钟是晶振的2倍频80M。提问，这样的设计合法吗?我暂时测试的时候没有遇到问题，但是心里总觉得是不是不太合适。求大神指点
可以。只要全局时钟buf够，几个时钟频率没问题。
又学习了
跟FPGA期件强相关，看datasheet
我暂时也就三个，不会再多了
好的，我再去翻一下datasheet