DDR电路问题

求解呀

读出的数据是前一个时钟的数据与后一个时钟数据或逻辑，这是什么原因呢

?

时钟和数据线不匹配

    有什么解决办法不?

线或现象是什么样的?

    在FPGA那一端加IOdelay，手动调试，就可以了

    这是什么原理呢?时钟和数据线不匹配为什么就会出现或的现象呢?谢谢

    FPGA是V2的，不支持IODELAY

  是软核嘛?如果是软核，手动布线把

    画的PCB板，调试的是DDR硬件电路 ，还有没有其他的解决办法呢

   不是那个手动布线，是FPGA内部手动布线，

   我猜测是时序出问题了，呵呵，欢迎讨论啊，说出你的看法啊

    现在在证明是否写进去的数据是正确的

    我怀疑是写进去的数有问题，FLASH容易出这种线或问题，FLASH如果不先擦除就写 读出来的数就会是线或的，不知道他的板子及程序和FLASH有没有关系

    当把时钟频率降下来后 就可以正确读出数据了，这是哪儿的原因呢? 电路干扰?

Do you do SI simulation based PCB? l advised you can do it at firstly to avoid signal arcoss disturbing. It is only a personal advise.