OFFSET OUT约束

请教各位，FPGA中输出数据和时钟给下游器件如DAC，要让数据和时钟输出能对齐，在忽略外部PCB布线时延上，FPGA应该做什么约束才能保证呢，如果做OFFSET OUT约束的话，可能都能满足小于约束值，但不一定两个的值是基本一致的。坐等高手来解惑

这个基本没法保证。首先确保所有数据输出都是寄存器的，并且放在IO cell里面（ISE有此设置）。
方法：
1）： 如果始终频率不高（比如《=200MHZ）。可以采取故意把data在输出的时候用时钟负延寄存一下。这样setup/hold都有1/2T的时间。
2）：用示波器看data跟clock的关系，调整IODELAY的值（ISE UCF有设置）。

目前寄存器有放在IOB里，有好几位的数据，怀疑是数据输出寄存器到IOB之间的布线每位延时不一样，这中有什么方法吗?

完全对齐是不可能的。
参考方法1.

使用IODELAY，通过原语调用

为什么有这种需求呢，比较少见

   没有要时延完全一致，但应该控制在一定范围内，超过一个周期的话数据就会发生错误，这种需求应该是不少见吧，就和差分数据等长是一个道理的