FPGA,CPLD和ASIC
- · 哪位大神做过XILINX的serdes啊,做了16路,其中一直有几路有误码,求大神指点啊!11-27
- · FPGA中浮点数乘法和加法IP核,计算需要花多少时钟周期?11-27
- · Simple Dual-port RAM 与 ture Dual-port RAM 的区别11-27
- · FPGA程序烧写11-27
- · 有用过赛普拉斯CY7C1472V33-200的朋友吗?11-27
- · 请教各位高手,如何用寄存器堆实现同步FIFO11-27
- · 主板上的PCIE时钟是上电就有的吗11-27
- · ISE能生成IDCT的IP核么11-27
- · 自然对数vhdl如何编写呢11-27
- · vcs跑软件自带例子报错11-27
- · 哪位高手可以接手我的FPGA-Verilog程序的修改11-27
- · 有没有大神做FPGA在线可重构的,求指导!11-27
- · verilog 符号"->"是什么意思?11-27
- · 求助:Modelsim仿真Megafunction11-27
- · IP核乘法器的调用11-27
- · 用modelsim se6.5 调用quartus中的乘法器时出错,求解答11-27
- · ISE综合时报错“real operand is not supported in this context”11-27
- · 如何使用FPGA板子上其他flash而非CF卡实现FPGA的动态可重构呢?11-27
- · 需要的时钟低于PLL和DCM所能产生的最低频率,请问我这样设计是否可行?11-27
- · xilinx的除法器不能一个时钟周期得到结果?11-27
- · 有没有谁用过BCM84748的phy11-27
- · 有人用XILINX的FPGA么11-27
- · 普通无源晶振的输出幅值是多少?11-27
- · Altera signaltap II NOt compatible with the device的原因11-27
- · V6 DDR3初始化失败问题11-27
栏目分类
最新文章
