• · 时序约束中 Data Required Time 公式的疑问11-27
• · 请问ISE 中fifo编译MAP警告怎么消除？11-27
• · 数字前段设计需要学脚本语言吗？11-27
• · vivado launcher timeout11-27
• · smic 65nm工艺中INV 16的大小是多少呀 急急急11-27
• · PHY芯片不用MAC可以用吗11-27
• · PC机PCIE调试11-27
• · Verilog 分频器代码11-27
• · 关于PCIe完成报文乱序的问题11-27
• · 能给我个FPGA控制ADS1605的程序吗？谢啦11-27
• · xilinx ise窗口问题11-27
• · quartus调用modelsim的时候出问题了11-27
• · 求一个半个月之内能搞定的数字IC方面的项目，找工作用，急啊！11-27
• · GTX仿真的问题，为什么总是差4BIT呢？11-27
• · 请教一下xilinx网络ip出现高阻是什么原因11-27
• · 请教不定值x和高阻值z的问题11-27
• · XILINX的DCM输出电压问题11-27
• · 关于Xilinx PCIe IP核仿真11-27
• · 求救！BRAM数据读出现随机错误。11-27
• · vcs的激励时钟停止翻转？11-27
• · win7 下用modelsim 6.5 a 经常无响应，有共鸣没？11-27
• · 求FPGA视频教程和教材11-27
• · cadence库拷贝问题11-27
• · 用FPGA实现一个开关控制8位流水灯的verilog程序（消除前面不定态）11-27
• · 如何把$value$plusargs和$readmem结合起来。11-27