FPGA,CPLD和ASIC
- · iic的测试代码仿真时卡住。用不了11-27
- · quartusii调用modelsim问题11-27
- · 关于auroraIP核例化问题11-27
- · altera的tse,不用sopc,求指导11-27
- · 求助三速以太网纯硬件实现以太网传输的问题11-27
- · 使用ALTERA的EP2S30分配引脚出错11-27
- · verilog代码求助,太菜鸟,自己搞很久不懂11-27
- · linux下调用moselsim总出错11-27
- · vivado生成mcs文件问题11-27
- · 图像以tile形式存储或计算有什么好处?11-27
- · fpga设计中的频率11-27
- · 关于FPGA嵌入式中自定义ip核11-27
- · 某位周期的设计配置问题11-27
- · 求助:memory value must be of radix unsigned decimal是怎么回事11-27
- · .synopsys_dc.setup文件中命令行含义11-27
- · CPLD如果不在复位时给信号赋初值那么信号的初值会是什么11-27
- · PCIE参考时钟与数据恢复时钟的关系11-27
- · 关于microblaze的boot11-27
- · alter fifo ip的应用11-27
- · vivado综合时报两种errors11-27
- · 求教:Xilinx A7的OSERDESE2输出电平11-27
- · 求助:如何同时使用两个AURORA11-27
- · 买一个sdio的ip要多少钱11-27
- · Verilog Testbench的结构11-27
- · FPGA选型11-27
栏目分类
最新文章
