关于FPGA嵌入式中自定义ip核

通过Hardware中Create or Import Peripheral，根据提示加载完IP核之后，关于PAO文件、hdl下的vhdl里面的文件是不是都不必要更改，而只在hdl下的verilog里的user_logic例化自己的用户逻辑就可以了，具体怎么例化，每一个端口信号都接什么?望高手赐教