Verilog Testbench的结构

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你的testbench是怎样的呢?

刚开始学习verilog时，我的testbench大概如下：

1. // ------------------------------------------------------------
   
2. // (C) 2010  Sivar  http://www.cnblogs.com/Sivar/
   
3. // Author             : SivarH@gmail.com
   
4. // Filename           : code1.v
   
5. // Created On         : 2010-12-05 11:57
   
6. // Description        :
   
7. //
   
8. // ------------------------------------------------------------
   
9. 
   
10. module test ;
    
11. reg clk , rst ;
    
12. reg [7:0]  din ;
    
13. reg en ;
    
14. wire [7:0] dout ;
    
15. 
    
16. initial
    
17. begin
    
18.   clk=0;
    
19.   rst=0;
    
20.   en=0;
    
21.   din=8'b0;
    
22.   #10;
    
23.   rst=1;
    
24.   en=1;
    
25.   din=8'b1;
    
26.   #10 din=8'b2;
    
27.   .......
    
28.   end
    
29. always
    
30. begin
    
31.       #10 clk=~clk;
    
32.     end
    
33.   
    
34. dut u1(clk,rst,en,din,dout);
    
35. 
    
36. 
    
37. endmodule

之后，知道一些coding style之类的，有一些改进：

1. // ------------------------------------------------------------
   
2. // (C) 2010  Sivar  http://www.cnblogs.com/Sivar/
   
3. // Author             : SivarH@gmail.com
   
4. // Filename           : code2.v
   
5. // Created On         : 2010-12-05 12:02
   
6. // Description        :
   
7. //
   
8. // ------------------------------------------------------------
   
9. `timescale 1ns/1ns
   
10. 
    
11. module test ;
    
12. reg clk , rst ;
    
13. reg [7:0]  din ;
    
14. reg en ;
    
15. wire [7:0] dout ;
    
16. 
    
17. initial
    
18. begin
    
19.   rst=0;
    
20.   en=0;
    
21.   din=8'b0;
    
22.   #10;
    
23.   rst=1;
    
24.   en=1;
    
25.   din=8'b1;
    
26.   #10 din=8'b2;
    
27.   .......
    
28.   end
    
29. initial
    
30. begin
    
31.       clk=0;
    
32.       forever #10 clk=~clk;
    
33.     end
    
34.   
    
35. dut u1
    
36. (.clk(clk),
    
37.   .rst(rst),
    
38.   .en(en),
    
39.   .din(din),
    
40.   .dout(dout)
    
41. );
    
42. 
    
43. 
    
44. endmodule

再后来，学着将重复的操作封装起来：

1. // ------------------------------------------------------------
   
2. // (C) 2010  Sivar  http://www.cnblogs.com/Sivar/
   
3. // Author             : SivarH@gmail.com
   
4. // Filename           : code3.v
   
5. // Created On         : 2010-12-05 12:05
   
6. // Description        :
   
7. //
   
8. // ------------------------------------------------------------
   
9. 
   
10. 
    
11. `timescale 1ns/1ns
    
12. 
    
13. module test ;
    
14. reg clk , rst ;
    
15. reg [7:0]  din ;
    
16. reg en ;
    
17. wire [7:0] dout ;
    
18. 
    
19. // sim
    
20. initial
    
21. begin
    
22.     reset ( 0 ) ;
    
23.     #20;
    
24.     reset ( 1 ) ;
    
25.     datain ( 1 ) ;
    
26.     datain ( 2 ) ;
    
27.     .......
    
28.     end
    
29. // clk
    
30. initial
    
31. begin
    
32.       clk =0 ;
    
33.       forever #10 clk =~clk ;
    
34.     end
    
35. // tasks
    
36. task datain ;
    
37.   input [7:0] data ;
    
38.    @ ( posedge clk )
    
39.     din = data ;
    
40. endtask
    
41. 
    
42. task reset ;
    
43.   input rst_i ;
    
44.    rst = rst_i ;
    
45. endtask
    
46. 
    
47. dut u1
    
48. (.clk(clk),
    
49.   .rst(rst),
    
50.   .en(en),
    
51.   .din(din),
    
52.   .dout(dout)
    
53. );
    
54. 
    
55. 
    
56. endmodule

1. // ------------------------------------------------------------
   
2. // (C) 2010  Sivar  http://www.cnblogs.com/Sivar/
   
3. // Author             : SivarH@gmail.com
   
4. // Filename           : test.v
   
5. // Created On         : 2010-12-05 12:18
   
6. // Description        :
   
7. //
   
8. // ------------------------------------------------------------
   
9. 
   
10. `timescale 1ns/1ns
    
11. module test ;
    
12.    
    
13.   initial
    
14. begin
    
15.       ctrl.init ;
    
16.       log.init ;
    
17.       ctrl.reset ;
    
18.       repeat ( 10 )
    
19.         ctrl.datain ;
    
20.       end
    
21. always @ ( ... )
    
22.      log.error("err @ %t" , $time ) ;
    
23. 
    
24. 
    
25.     ctrl        ctrl (  ) ;
    
26.     log         log ( ) ;
    
27.     clk_gen     clkgen ( ... ) ;
    
28. 
    
29. endmodule

log模块如下：《设计与验证verilog HDL》

1. // ------------------------------------------------------------
   
2. // (C) 2010  Sivar  http://www.cnblogs.com/Sivar/
   
3. // Author             : SivarH@gmail.com
   
4. // Filename           : log.v
   
5. // Created On         : 2010-12-05 12:25
   
6. // Description        :
   
7. //
   
8. // ------------------------------------------------------------
   
9. `timescale 1ns/1ns
   
10. module log ;
    
11. 
    
12. integer cnt =
    
13. 0 ;
    
14. ...
    
15. 
    
16.   task error ;
    
17.     input [50*8:0] str ;
    
18.     begin
    
19.     $display ( "error : %s" , str ) ;
    
20.     $display ( "@time%0t" , $time ) ;
    
21.     cnt = cnt + 1 ;
    
22.   end

之后会怎么样呢?
期待ing……

>>>> From Sivar's: http://www.cnblogs.com/Sivar Thanks for your reading.

really very good,tks for your kindly share！

   thanks for your reply.

good for sharing

大侠这么热情啊，不错

学习ing

大侠这么热情啊，不错

原以为你VMM或者OVM或者UVM，失望

学习,学习.

对学习很有帮助

谢谢分享······

每个图片有解释就好了

good good thanks.

進化史 ！