• · 请教DC如何设置多进程？11-27
• · cic滤波器的一个疑问11-27
• · verilog分频问题求助！11-27
• · 数据同步问题11-27
• · vcs仿真一半就waveform 就hang住了，请教大家11-27
• · app_rdy只高电平一下是怎么回事11-27
• · DE2_70_D5M视频采集求助11-27
• · verilog中的for循环问题11-27
• · 跪求vivado13.4能用的license，原来的在2016年12月26到期了11-27
• · FPGA设计实现时phase停在9.811-27
• · 请问在if 条件判断语句中可以使用未知态 if(data_in！=4'bx)来进行判定吗11-27
• · verilog中定义的存储空间的初始化问题11-27
• · 我想请问卖报机的测试代码怎么编写？求解答11-27
• · XILINX fifo核调用问题11-27
• · 求助：ISE14.7 如何查看报告中的等效门电路11-27
• · 关于microblaze中使用EDK编写程序11-27
• · VHDL语法问题11-27
• · ASIC RTL代码编写时是否需要考虑具体工艺11-27
• · 有关FPGA综合的问题11-27
• · vcs和irun支持sv1800-2012的问题11-27
• · assign和if else的区别？ 跟综合工具有关系吗11-27
• · 关于PAL设计的问题11-27
• · synopsys公司的DC综合软件有没有windows版本的？11-27
• · 寻找FPGA兼职工作11-27
• · PAL视频图像问题11-27