有关FPGA综合的问题

异步时钟是不会分析的，你自己要通过双端口RAM，FIFO或者同步电路转换时钟域啊

QII默认所有时钟都是相关的，需要手动做set_false_path或clock group约束，才能禁止做跨时钟域的分析，你的模块中如果有多个时钟，需要看是否有跨时钟域的路径，有的话要做跨时钟域的处理（跨时钟域处理有很多种方式，到网上收收）然后禁止QII做跨时钟域分析！

不错的东西，下载来看看

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学习一下。

你这个做法是不规范的，综合出来的电路并不是最优的，当然编译工具不一样，结果会不一样。时序不是约束出来的，是代码写出来的。最好按照规范来写。

自己例化一个simple dual  RAM看看两个时钟是什么情况

以前这样干过，反正综合过程不会报错，但是没有下载到板子上验证

学习一下！

学习了