FPGA设计实现时phase停在9.8
时间：10-02
整理：3721RD
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如题，我在设计一个项目时，设计本身并不大，但是在跑版本的时候，设计会在map阶段的phase9.8消耗很长很长时间。但是最后也会成功跑出bit文件。请问这是什么原因呢?
晕，这个问题怎么回答呢?你看看你时序约束加的合理不?还有就是你有没有加了位置约束等。
谢谢你，时序约束加了，没报时序错误应该是不是就没什么问题；位置约束的话没加，我估计可能是那块IP在映射的时候工具出现了犹豫的情况就一直进行优化。