verilog分频问题求助！
时间：10-02
整理：3721RD
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always @(posedge clk)
begin
if(cnt1<9999)
begin
f1khz <= 1'b0;
cnt1 = cnt1 + 1;
end
else
begin
f1khz <= 1'b1;
cnt1 = 0;
end
end
这是个10000分频对吧?我这个分出来占空比不一样！求助为何会这样?！
begin
if(cnt1<9999)
begin
f1khz <= 1'b0;
cnt1 = cnt1 + 1;
end
else
begin
f1khz <= 1'b1;
cnt1 = 0;
end
end
这是个10000分频对吧?我这个分出来占空比不一样！求助为何会这样?！
这个。一眼就应该看出来问题了，f1khz=1的时候计数器不累加?
你这问题很明显啊，就cnt = 10000的时候时钟为1，其它时候都为0，
谢谢各位！课设做的头疼！
thx！
thx！
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