FPGA,CPLD和ASIC
- · questasim无法使用verdi3的动态库生成fsdb文件11-27
- · altera的时钟原语11-27
- · IUS9.2 在ubuntu11.04 下安装不成功11-27
- · 既然FPGA在信号定义时可以赋初值,那为何设计中还需要复位信号?11-27
- · verilog的一维数组赋值问题请教各方豪杰11-27
- · Scaler verilog11-27
- · 求助USB OTG的代码11-27
- · DC综合错误解决办法求解11-27
- · 求推荐 FPGA 画时序图的软件11-27
- · gtx,118和115的参考0和参考时钟1都接了,那么117和116还用接嘛?型号是k7—325t11-27
- · vivado下找不到SPI的IP核11-27
- · 请教FPGA用SRIO通信时Doorbell发送和响应检测的问题11-27
- · SDK Error: Could not find frame base for " < Function Name > "11-27
- · 有关在linux下安装cadence IC61611-27
- · 请教一个fpga实习以太网通信的问题。11-27
- · 基于AXI4总线接口的MIG(挂DDR3)讨论11-27
- · ic行业应届毕业生求职记录11-27
- · JTAG烧写速率问题11-27
- · emmc与ufs在原理上的区别是什么?它们的command queue有何不同吗?11-27
- · JESD204B调试问题11-27
- · 高速ad中JESD204B接口11-27
- · Vivado2013.3在linux 64位系统下安装11-27
- · FPGA程序固化问题,急,急11-27
- · 条件判断语句能否这样嵌套使用11-27
- · 一个奇怪的问题请教11-27
栏目分类
最新文章
