条件判断语句能否这样嵌套使用
时间：10-02
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assign addr=a? addr_a : (b?addr_b : 30'd0);addr_a和addr_b都是[29:0]，这个宽度的wire能否使用嵌套的条件判断语句赋值，时序逻辑部分200M速率。
语法上是没有问题，30bit位宽的话组合逻辑可能会比较多一些
如果FPGA资源利用较多，这里200M的时序可能不好跑过
只要时序没有违规，就能直接使用
这里有时序违规的话，考虑下是否可以打流水
看仿真结果。
FPGA：可以，已经是最快写法。
ASIC：假如a、b是独热的，那写成Sum-of-Product（先“与”再“或”）会更快一点喔