• · 模块层次访问问题？急！01-01
• · VCS的问题01-01
• · uvm中sequencer的作用01-01
• · Cadence IC前端验证环境如何搭建？01-01
• · scoreboard一定要raiseobjection吗？01-01
• · SV 入门 编译不过 球帮忙 囧囧囧囧囧囧囧囧囧囧囧囧囧囧01-01
• · 使用specman e的公司01-01
• · 使用irun跑仿真，用命令行跑出来的找不到dut信号，用gui跑的可以拉dut信号。01-01
• · 求助：如何在UVM的class中传递register model？01-01
• · 做FPGA验证需要哪些知识呢01-01
• · 怎么在运行阶段再指定波形的名字？01-01
• · 菜鸟求助verilog中的event类型变量01-01
• · MSYS是个什么东东，只是模拟LINUX bash环境？01-01
• · top里面用到的宏哪里定义？01-01
• · 用ncverilog仿真遇到了一个问题01-01
• · 讨论：关于产生随机数的语言的比较01-01
• · FPGA设计与FPGA验证的区别是什么呢？01-01
• · 区别systemverilog和verilog的区别01-01
• · 验证中,对memory的访问操作时，backdoor的访问方式，01-01
• · UVM如何学习？求指导01-01
• · 使用UVM的virtual sequence时，报了一个宏的参数错误！01-01
• · 各位大神求助linux里design compiler的使用01-01
• · ICC抽取sdf文件后用NC-verilog仿真，有很多timing violation，导致数据不能正常存储01-01
• · vmm验证平台中加入c参考模型问题01-01
• · vmm验证环境为什么会越跑越慢，求高人讲解01-01