FPGA,CPLD和ASIC
- · 谁来设计usb控制器11-26
- · 请教一个fpga后仿的问题11-26
- · DC综合模块划分11-26
- · CPLD管脚约束的问题11-26
- · 求助,nios ii sopc下载出错11-26
- · 用过MAX7450的进来帮帮忙啊11-26
- · 求3篇論文11-26
- · 请问那里有e语言的资料11-26
- · FPGA求助11-26
- · 问个在edk下的问题11-26
- · task 不能连续多个赋值?11-26
- · 请教chipscope中的trigger signal 是什么意思?11-26
- · molsim与matlab的联调11-26
- · DC综合ram11-26
- · 如何封装自己的IP核!11-26
- · 怎样让FPGA输出1V的电压?11-26
- · 我一知半解:很多模块的input总是缓冲2~3拍,道理何在?11-26
- · FPGA的反向逻辑设计11-26
- · 如何用硬件实现优先级队列的插入及排序11-26
- · 问个仿真的问题11-26
- · verilog 的 parameter 如何 用vhdl传入11-26
- · 在VERILOG设计中,有哪些用状态机设计的典型实例11-26
- · 推荐几本做前端的经典书籍11-26
- · 关于FIFO设计求助 (Verilog)11-26
- · 请高手解答quartus IP块实现fir时出现的问题11-26
栏目分类
最新文章
