verilog 的 parameter 如何 用vhdl传入

情况是这样：
底层模块用verilog写的，有些parameter, 如filename
那么向上集成使用的是vhdl, 如何传给verilog 这些parameter? 我觉得类似vhdl的generic概念，但不知应该怎么写。
哪位高人给了例子?

有没有高人给回复个?

帮你DD！