请教一个fpga后仿的问题

模块单独硬化?

观察集成之后模块之间的时序问题，后仿真多数都是在时序上会有影响的。

时序上能怎么深入分析呢?
我从单个模块和总的模块的综合结果来看，前者能够支持到近100M的时钟，后者能够支持到近50M的时钟
我仿真时用24M的时钟进行仿真是就出错了

后仿错了。哪部分出错查不出来吗?看看你2个模块接口，数据打入的时候有没有错吧。你用更低频率的时钟试过没

静态时序分析报的错都是出在其他模块的

要是通过报告找不到原因，那就只能逐层次的搜索波形比较找到错误的原因了。虽然对于网表来说是比较麻烦的，但也不是不能解决的，需要冷静和耐心。

资源占用了多少?2L说的也是一个办法，既然你单独做前仿后仿没问题，那么就把他当成一个整体，在总体的项目里调用你这个子项目的网表，那么你这个模块的时序是肯定可以满足的。这样还错，就是其他部分的问题了

单独后仿没问题，放在一起有问题。最大可能就是模块间的接口问题。还有你的资源用到多少。如果很满。就要考虑手动分配各个模块的位置啦。

建议都不错