• · 请问一个关于FPGA实验的kermit的问题11-27
• · 安装quartus II 遇到这个问题怎么办11-27
• · 一个verilog题目11-27
• · 在哪找synopsys tmsc 的库11-27
• · 求助：modelsim 仿真时加波形信号之前出现 #symInitialize后面是乱码11-27
• · 你們也用C 來輔助verilog撰寫嗎？11-27
• · 请教：generate block，DC综合会报syntax Error，这是什么原因11-27
• · vhdl coding style11-27
• · 如何为zynq-7000创建BOOT.bin文件11-27
• · 请教FPGA 动态可重构 & 图像处理11-27
• · FPGA中实现vga控制器问题。11-27
• · 什么是Golden PLL？这里的Golden怎么理解？11-27
• · ACTEL fpga routing detail 在哪里查看11-27
• · 請問，在verilog中，不常見的冒號(已解決)11-27
• · RF接收如何对两路信号同时处理11-27
• · 如何把两路用位同步时钟提取到信号合并后实时发送11-27
• · 关于altera fpga 时钟切换（clk mux） 的讨论11-27
• · 关于verilog中拼接符的使用疑问，求大神指点11-27
• · FPGA综合的时候关于PLL报错不会解决，求大手指点！？11-27
• · 逻辑电平检测电路11-27
• · zynq奖品展示-spartan6lx16奖品展示11-27
• · 求quartus12.1sp1在Linux系统下的破解方法（64bit）11-27
• · 我想设计一个IC，专用于FPGA加密，大家觉得怎么样？11-27
• · 怎么判断输入方波信号的上升沿11-27
• · XUPV5 LX110T 配置问题11-27