• · 如何测试MC14569？求助01-01
• · uvm1.1b产生波形，但不是把代码load不了01-01
• · 定义类时，内部的成员函数，出现了引用该类作为类型的变量？！01-01
• · 关于IES的问题请教，谢谢01-01
• · VLSI Design Rules01-01
• · 关于AMBA测试的问题（在给slave时序时怎么写task）01-01
• · 状态机中变量自动归零01-01
• · 有没有用SC的？01-01
• · pt中怎么查看参数的默认值？01-01
• · 关于仿真验证速度的问题01-01
• · vmm到底有没有价值？01-01
• · 帮我分析一下下面的代码01-01
• · 请问verdi显示代码的字体大小如何设置？01-01
• · rvm_scenario_gen 这个哪里可以查到01-01
• · 有图有真相，求指点！01-01
• · 求推荐学习System Verilog的经典教材~01-01
• · 如何使用继承01-01
• · 请教SVA sequence的用法，高手回答一下，急！01-01
• · key_automatch01-01
• · 写reference的思想是什么01-01
• · fsdb or vpd01-01
• · 菜鸟来问：syn、pvl、mr文件的作用各是什么？01-01
• · 功率器件高温漏电和耐压退化问题01-01
• · 求助：p_sequencer的使用01-01
• · 求助：在UVM中，如何将sequence中的函数export出去？01-01