• · VCS run dump, please help01-01
• · 求助大神 代码出现死循环了01-01
• · could not open compile ahdlcmi module library01-01
• · 关于uvm report机制01-01
• · systemverilog中随机化约束中函数调用的问题01-01
• · vcs如何调用verdi01-01
• · 一个完整的验证代码分为几块01-01
• · UVM phase的用法研究------个人总结01-01
• · 验证漫谈01-01
• · 在case怎么获取uvm寄存器模型当前指向参数的地址01-01
• · 求SV+UVM学习方向指点——刚接验证妹子一枚01-01
• · vcs如何退出仿真？01-01
• · 断言的使用01-01
• · assertion 变量时间的延迟，怎么coding01-01
• · UVM中如何在uvm_object或着其派生类中使用config_db机制传递信息01-01
• · 关于UVM局部uvm_set_verbosity的疑问01-01
• · cadence ic 617仿真失败01-01
• · 多媒体类SoC项目Verification-Project-Leader工作内容介绍（讨论）01-01
• · 求助：有用过VCS MX的吗？01-01
• · 问个uvm config 的set和get的问题01-01
• · 转做模拟版图和数字后端01-01
• · 我的天呐，做芯片验证的薪水真的要超过风投吗？01-01
• · 有没有用verilog写testbench的01-01
• · IC验证跳槽，一般会面试些什么问题，求前辈们告知01-01
• · 有没有关于test writer可以学习的好资料？01-01