有没有用verilog写testbench的

小模块级的仿真，简单

不主流，你也是用verilog吗

我觉得还是主流！

看你验证的内容吧。如果需要用到随机化，还是得sv。另外代码的重用性上sv会好些，但也不是说是必须的。

这个确实是，我做的功能验证没有很多随机性

有啊 小规模快速验证的可以考虑

这跟你的设计规模，是否有和外界有复杂的信号交互都有关系。要是只是功能比较单一的模块，直接用Verilog就可以了。
当然，如果你手头已经有一个完整的SV测试平台，每次开发新的模块可以直接套用在里面，也是可以的。这就看个人习惯了。

你要想用算盘来记账也没人拦着你吧

小模块当然可以，大模块还是用SV