关于验证用systemverilog和VHDL

请教大家一个问题，我一直没搞明白：
我是一个新手，做验证的
需要验证的代码是VHDL写的，
现在想要用systemverilog来写testbench做仿真，
不同的语言之间能不能实现?
如果能实现，他们直接的接口怎么解决的啊?
谢谢！

是可以实现的，据说SV里面有一种和DUT打交道的东西叫接口（interface），你看看SV设计参考书里面的例子，应该会有收获的。本来这两个语言都是针对硬件描述的，也不算存在太大差异，都是有端口描述的顶层模块的嘛。

systemverilog里的bind可以将sv tb绑给VHDL

shi zhe yang a

只要你使用的仿真器软件支持混合语言仿真就没有问题，VHDL的顶层按sv形式实例化就可以了。

感謝大大地分享

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