systemverilog 和systemc，e,evra语言比较，有哪些优缺点？questa与vcs有哪些优缺点？

systemverilog融合了很多OOP的思想，更适合于在验证中使用，systemC是做建模用的
questa感觉和modelsim没有太大区别，其它没有用过，就不加评论了

liaojie liaojie
liaojie liaojie

SystemC式還在Truncation Level的語言工具
本質上還是屬於C語言，對於大型SoC設計較具備優勢
(速度上想要快速有暫時性的結果的話)
不過目前的技術上來說 SystemC是unsynthesizable
而SystemVerilog是Synthesizable的HDL，相較較於SystemC來說是完全不同階層的語言
原則上SystemVerilig還是屬於Register Transfer Level的語言，
只是相對於Verification跟Assertion Test的部分有相當大幅度的改善(這點是相對於Verilog-2001,1995)

sv更适用于验证，sc更适用于建模
vera和e已面临淘汰
没用过questa，不作评论

楼上的这么说　是不是学system　verilog比较好点啊

systemveirlog, e, vera是属于一个层次的语言, 只不过systemverilog成为IEEE的
标准, 其和vera其实有很大的相似性,而systemc则是更高层次上的一种语言,主要应用与系统验证

verilog 代码的内涵不仅仅是RTL,所谓RTL 应该只是verilog中的可综合语句子集.
systemverilog 增强了验证方面的支持．　
入手的话还是选择verilog入手吧，刚开始验证还是要丛模块的功能仿真开始，至于模型的验证用Ｃ也是很流行的．
很多软件工程师转型到验证上都用Ｃ．

学习啦

现在modelsim/questasim看上去越来越不行了。vcs上编译通过的代码modelsim可能不行。

请问说modelsim不行的你知道intel用的就是modelsim吗?说e不行的那位你知道e在很多方面优于systemverilog。在国外specman的应用也非常的广泛。所以我想大家在下结论时，最好先确认一下自己说的是否真的对。

看好systemverilog

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-Familiar with HDL languages, simulation tools and testbench design, low level assembler languages and C, or C++, scripting languages

小编

也来学习 等高人给意见

看好SystemC！

没有具体用过 只是感觉每种语言应该在其特定的方向能体现出一定的优势

system verilog是从vera发展来的吧

vcs是个环境而已吧

system C 很有前途，特别对于ESL 验证

systemverilog就是verilog + VERA 然后增加一点其他的东西。
VMM in verilog 就是RVM in vera.
思想一摸一样， 只不过systemverilog把两种语言合成一种语言，工具上统一，方便一点。不过目前，还没有那个工具对systemverilog support非常非常好。
vera + verilog还是目前最佳方案！vera不会被淘汰的。
等system verilog工具完全稳定，没有bug, suport很完整，这时候可能vera才会慢慢减少，直到消失（估计至少10年），但是vera的思想还是在system verilog中传承下来了。

hen hao a

sv 在验证方面非常牛，不过要学的东西也多。不过总体来说，现在数字集成电路设计都提倡Design for verification，所以，好的验证手段还是很有必要的！

I am a beginer, i think first everybody should learn verilog well！ haha

I am a beginer, i think first everybody should learn verilog well！ haha

各取所长，成就自我！

个人感觉questa对SV的支持不如VCS好，特别是一些SV代码在questa下不能跑，但是换在VCS下就能运行。

System verilog will be a better to learn for ASIC engineer.

提出这样的问题，就说明只是一个初学者。建议从verilog开始，等做几个项目后，就会知道该选择哪种验证语言了。没有项目经验，验证语言的好处也很难体会到，学习起来事倍功半。