IC后端设计交流
- · 如何理解温度越高,器件cell越慢;反之温度越低,越快?12-30
- · 读取写出DDC文件,为什么出现unresolve的design,而读verilog没有12-30
- · cadence自定义cell问题12-30
- · 两种timeDesign的方法,孰对孰错呢?12-30
- · icc spare cell connect pg12-30
- · Primerail 报错12-30
- · 求助ncx12-30
- · 延时怎么计算啊?12-30
- · DFT仿真错误求教12-30
- · 急求解S-Edit中不能仿真的问题~!12-30
- · PEX map问题12-30
- · 急! 有了解无锡58所的吗?12-30
- · 请教:Formality Matching 问题12-30
- · STA untested12-30
- · dc下删除多余的模块12-30
- · ICC保存的CELL的时候保存了哪些设置12-30
- · formality结果中有unread12-30
- · PDK 电阻宽度12-30
- · icc tcl hotkey 请教12-30
- · SoC Encounter中via设置问题12-30
- · 求助一个ICC问题12-30
- · 求助,在pt_shell进入后,如何将运行的log保存下来12-30
- · PT报的违例,哪些种类的需要修,哪些可以不管呢12-30
- · virtuoso 6.1.5-64b导出gds大小偏小12-30
- · 画版图的一个问题12-30
栏目分类
最新文章
