FPGA,CPLD和ASIC
- · modelsim与quartus中仿真结果不同11-26
- · Spartan 3E中的BUFGMUX问题11-26
- · FPGA工程师职业发展之路,大家讨论一下11-26
- · vhdl数组初始化11-26
- · 总线该如何连接多个驱动源,接收端和发送端应如何配置?11-26
- · PLX SDK V3.411-26
- · quartus中寄存器初始值可设为x吗?11-26
- · 关于debussy的问题,急求高手帮忙11-26
- · 截尾处理和舍入处理11-26
- · ip核应用时限问题11-26
- · 关于时序相位移动九十度的一个问题11-26
- · 等效采样11-26
- · MMCM 的LOCKED信号是啥意思11-26
- · 检测不到硬件11-26
- · 关于在debussy的单步执行问题11-26
- · 内存读写11-26
- · chipscope 问题11-26
- · 求问:synplify9.6.2不支持quartus II 10.0怎么办?11-26
- · Xilinx ucf和Synplify sdc之间的对应关系11-26
- · V5的板子连接PCIE和DDR2?11-26
- · 求助FPGA配置完,管脚输出一直为低11-26
- · simulink和modelsim协同仿真时,怎么启动协同仿真设置向导?11-26
- · modelsim 与 ChipScope Pro11-26
- · 关于 250M 比较器,计数器一个问题11-26
- · FPGA对DDRSDRAM的管脚分配问题11-26
栏目分类
最新文章
