求助FPGA配置完，管脚输出一直为低

目前用的一个SPARTAN6系列的FPGA，XC6SLX45－2FGG484。逻辑烧写配置完成后，DONE信号也起来了，发现普通IO脚输出一直为高，就算我逻辑中给低，测试的输出也是为高，求助是不是FPGA损坏或者其他原因。

补充说明，各个电压都正常，时钟输入正常。

在线等，那位高手给解答下

你把那个管脚独自输出方波看看，我之前试过一个管脚坏掉。

输出不了，我试过把时钟直接给出去，但是测试得到的还是高电平。

仔细查看一下是不是那个引脚
然后如果是，看看有没有强下拉，或者换个引脚试一试
看看你的逻辑是否正确，仿真通过了吗?

那个管脚我是3。3K上拉到3。3V。
我逻辑很简单，就是直接赋值为0，这个应该不会有错；
除了这个脚我还有个是输出时钟的，也是时钟输入直接给出去的。但是测不到信号，一直为高，现在没办法，就换了块板子重新焊接。
主要就是不敢确定FPGA是不是坏了，为什么坏的。

把程序贴出来，让我们看看啊

entity test is
    Port ( clkin : in  STD_LOGIC;
           lclk : out  STD_LOGIC;
           tx : out  STD_LOGIC_VECTOR (3 downto 0));
end test;
architecture Behavioral of test is
begin
lclk <= clkin;
tx <= clkin & clkin & '1' & '0';

end Behavioral;
整个工程，因为要测试，所以很少的逻辑。

直接配置FPGA，不用配置芯片试试能不能跑起来，如果可以就不是FPGA的问题了。

    对，你先用JTAG方式直接下载到FPGA中，先看看不是不是你FPGA有问题，然后再看下载到配置芯片的方式，是不是配置没有成功。

恩，我试试｀

试过了好像还是不行。我之前烧写逻辑后DONE信号也起来了啊，应该是配置完成了的。

    请问你看到的 Done 信号是配置完后一直为高呢还是只持续了若干个 CCLK 周期?如果是后者，那么是持续了多少个 CCLK 周期呢?

一直为高

    你的意思是第一次配置 FPGA 完成后，Done 信号变高，然后第二次配置从开始到结束一直为高吗?
    如果是这样，那么 Done 信号岂不是只有 FPGA 上电之后的第一次配置才有参考价值吗?

那么配置的过程中是否为0了?

    是啊，我就是想知道当第一次配置成功之后 Done 信号拉高，但在第二次配置的过程中，应该算是第二次配置还未完成，那么，Done 信号是否还是高呢?

3.3K上拉，太大了。换小点。