vhdl数组初始化

type abc is array (0 to 100) of std_logic_vector(7 downto 0);
signal loveyou: abc;
请问大侠，信号loveyou初始化该怎么写?

:=[.........................]，是这样吗

if reset ='1' then
   loveyou<=(others=>(others=>'0'));   -- initial value : 0
elsif clk'event and clk='1' then
   xxxxxxxx
end if;

or

if reset ='1' then
loop_init:
for i in 1 to 100 loop
   loveyou(i)<="00000000";   -- initial value : 0
end loop;
elsif clk'event and clk='1' then
   xxxxxxxx
end if;

不知道有没有简法写法，我写起来一 长串

不知道怎么在定义这个数组的同时赋一个初值，而不是另外的初始化赋值

    信号和变量好像都不能定义时就赋初值的，不被综合！还是要另外加初始化赋值！嘿嘿~
    The initial value is ignored for synthesis, so be careful！