FPGA,CPLD和ASIC
- · ISE 自带串口程序11-27
- · ibert内部环路测试不正常,只有一个通道是正常的11-27
- · ARM+FPGA问题11-27
- · UART的接收程序的疑问---下降沿的判断?11-27
- · DC综合 set_input_delay -max 和 set_input_delay有什么区别11-27
- · 数据拼接11-27
- · synplify的Timing information的含义理解?11-27
- · Undefined System Task call to '$shm_open'.11-27
- · 一个关于用dma方式传数据到pc的问题11-27
- · iMPACT 配置Xilinx Virtex-5配置失败!11-27
- · 求大神解答一下unexpected token的问题11-27
- · 综合报错,求大神解答11-27
- · 对FALSE PATH的理解11-27
- · 请教下testbench调用底层模块内部信号11-27
- · ise综合的时候出现了问题(求助)11-27
- · XC3S50A VQG100封装形式在ISE9.2中找不到11-27
- · 双口RAM读写错误问题求助11-27
- · 新手刚学习Modelsim,出现无法仿真,求大神告知如何解决 谢谢。11-27
- · cadence仿真器是如何计算IIP3的?11-27
- · 求助,请问我应该从哪方面破解?11-27
- · 求助xilinx kintex70T map问题。11-27
- · 有谁知道UMC 28nm的Std Cell库的命名规则?11-27
- · 请问如何利用好单口ram把它变成双口ram来使用?11-27
- · 关于verilog中$signed疑惑11-27
- · 请问用IP核做的FIFO复位信号为何不管用?11-27
栏目分类
最新文章
