• · FPGA 双口RAM 读地址11-27
• · "Winning the SoC Revolution: Experiences in Real Design"11-27
• · Ubuntu下安装synplify的问题11-27
• · VCS软件使用问题11-27
• · 前端做到啥程度后端才不会过来吵啊11-27
• · 需要对500KHZ的信号做时钟数据恢复该如何实现？11-27
• · FFT IP核输出为高阻态为啥11-27
• · VIVAO如何用DDS IP核生成一个正弦波？11-27
• · 请问这里有木有做数字滤波器的大神啊？11-27
• · 请教：vivado中如何分配差分lvds管脚啊？11-27
• · 求教！代码编译产生了latch11-27
• · synplify综合后的报告能看到延时、面积和功耗吗？11-27
• · SRIO外环问题，请大神帮忙11-27
• · 有谁知道 “I/O量采集” 具体指什么？11-27
• · modelsim仿真altera中的PLL错误11-27
• · Modelsim仿真时卡住！11-27
• · ARM与FPGA之间传输数据11-27
• · 有没有用过catapult的？11-27
• · Verilog的对数，取整操作？11-27
• · modelsim和matlab仿真出的结果，谁能帮忙解释一下哦。11-27
• · 关于一些UART代码与异步信号同步化的疑问？11-27
• · ZYNQ怎么修改PHY的初始化配置11-27
• · vcs后仿与前仿有差异11-27
• · QUARTUS 中重新编译的话，手动布线的结果会消失，怎么办11-27
• · 有没有可能使用非阻塞赋值, 简单生成随机数(非伪随机),sorry写错了？11-27