vcs后仿与前仿有差异

小弟在做后仿的时候，发现vcs中的部分波形持续时间与前仿的不一致（确定不是延迟信息的差异，而是整数倍的clk），形式验证与静态时序分析都做过了，没有报错！
我在想是不是我在后仿设置的时候，疏忽掉了些什么，我的做法是加入工艺库一起编译，在tb中反标sdf，同时还在tb中对激励信号插入了延时信息！不知道有哪些地方设置不对的，我是初学者，希望各位前辈帮助解答！

    顶

把你的RTL code的时序逻辑也加delay
这样写
a     <=  #1    b;
然后前仿看看

这个要具体分析，很难一概而论啊……
可能是工具设定的问题，可能是你的RTL风格不好，可能是testbench写得有问题，都有可能。

+notimingcheck下仍有差异的话，可能是RTL问题（使用了X-Insertion并击中，或阻挡了X-Propagation）
加了延时和时许检测时有差异，首先检查跨时钟域同步链处是否已屏蔽时许检查，并保证网表STA没有问题。

    为什么要去关注前仿呢，前仿只不过是验证功能啊

    恩，谢谢回复，要怎么验证呢，我PT是做过的，FM也是做过的，如果是在modelsim下，应该进行怎么设置呢(针对你说的no_timing check)

    恩，如果是工具设定的问题，那要进行怎么设置呢，谢谢！

这个应该是tb中input PIN的delay设置问题吧，可以试试

还有就是看看这些有差异的地方是不是cross clock domain的地方。如果是这些地方，那是RTL设计时就要考虑的。

    我目前也是ICC综合布局布线完成后， 放到vcs仿真 与dc出来的门级网表仿真 有差异 有几位数不对。 不知道为何