Modelsim仿真时卡住！

我是一个刚学verilog的菜鸟，今天按书上写了一段小程序，编译没问题，仿真时卡住了半天，modelsim的反应变得很慢，等了半天也没什么结果，只能关掉，试了好几次了。我用的是10.1a的破解版本，请赐教！
另外程序是朋友给的，应该没问题。

没听说过，能卡住，是不是设置错了

卡住? 你截个图发上来看看啊。

八成是组合逻辑死锁

后来发现了，卡住是因为仿真时我点选了“optimization”这个选项，去掉了之后就可以正常运行了。

   我的也是卡，请问详细步骤是啥，就是变异正确，双击测试文件就卡黑

是不是电脑配置不行呀?

   也就是说您编译没问题但是仿真遇到了问题是吧?如果是的话，跟您说一下我的仿真的具体步骤：点击“simulate”->选择“start simulation”->在弹出的窗口的“Optimization”里去掉“Enable optimization”->选中你的文件，点击“OK”即可开始仿真！我把最重要的一步用附件上床了，您看一下。有问题咱们继续讨论。

Simulation

可能是我的电脑不给力吧！

没通过么，这是电脑或逻辑问题了。

挣点积分，下资料

问题解决了，thankyou

谢谢啦